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干货!!千兆位串行链路接口的SI方法

2019-10-14 14:13:14 来源:EETOP

本文共分8个部分:

  1. 通过“自上而下”的方法将SI推向上游
  2. PCB互连的预布局建模
  3. IBIS-AMI建模
  4. 启用约束驱动设计
  5. 高效的互连提取
  6. 使用IBIS-AMI模型进行仿真
  7. 反向信道训练


简介

随着电子行业技术的发展,特别是在传输接口方面,从PCI到PCI Express、从ATA到SATA、从并行ADC接口到JESD204、从RIO到Serial RIO等等,无一都证明了传统并行接口的速度已经达到瓶颈,取而代之的是速度更快的串行接口,于是原本用于光纤通信的SerDes 技术成为了高速串行接口的主流。串行接口主要应用了差分信号传输技术,具有功耗低、抗干扰强,速度快的特点,诸如PCI Express®(PCIe®)Gen4等串行链路接口的数据传输率将达到双位千兆级传输速率。由此,器件建模、互连建模和分析方法必须不断发展,以应对不断减小的设计余量和当今工程师面临的更具挑战的合规标准。本系列文章将从各方面深入分析探讨,为了降低风险并优化设计,将分析尽可能地推向上游至关重要,以实现权衡、可行性研究、元件选择和约束获取。

由于诸如PCI Express®(PCIe®)Gen 4等串行链路接口的数据传输率将达到双位千兆级传输速率,器件建模、互连建模和分析方法必须不断发展,以应对不断减小的设计余量和当今工程师面临的更具挑战的合规标准。为了降低风险并优化设计,将分析尽可能地推向上游至关重要,以实现权衡、可行性研究、元件选择和约束获取。

链路中,SerDes发射器和接收器的均衡的精确建模对于获得更好的仿真结果至关重要,这包括几乎所有高数据速率串行链路中存在的复杂自适应均衡。随着过孔阵列需要全波3D的解决方案,以便通过过孔stub和耦合行为准确地表征其复杂性,互连模型也面临新的挑战,这可能会需要几分钟到几小时或几天的提取时间。仿真之后,经常需要接口特定的后处理来检查发射器、传输同道和接收器的合规性。

接下来将介绍创建串行链路预设计“虚拟原型”的方法,以及如何创建与之相关的互连和SerDes模型。我们将检查如何使用IBIS-AMI模型,以及如何在没有现有模型使用的情况下创建自己的模型。它还将向您展示最新的互连提取技术,以便在控制计算时间的同时保证 “您需要的全波精度” ,以及如何使用基于标准的合规工具来自动执行布局后分析和高级接口验收,如 PCI Express Gen 4。

随着数据速率的不断加快和电源电压的不断减小,用于解释逻辑的“单位间隔”或“UI”受到了明显的压缩。


各种PCI Express数据8’’运行通过 FR4带状线

随着工作空间越来越小,将信号完整性(SI)分析过程进一步推向上游变得越来越重要,以便在设计过程中更早地定位问题、应对挑战,从而减轻流程后端的风险。这需要传统方法的一些转变,以及用于建模串行器/解串器或用于发送和接收高速信号的“SerDes”器件的新技术。这种前期的劳动成果包括设计中优化的材料清单(BOM),以及实现约束驱动印刷电路板(PCB)物理布局过程的约束。结合高效的布局后互连提取和自动化合规检查,能够确保给制造商验收您的设计,没有意外或进度影响,并在硬件方面取得成功,同时避免昂贵又耗时的返工。

 

通过“自上而下”的方法将SI推向上游

成功实现能够达到这些数据速率的关键因素之一是在传统的布局后验证步骤中将SI分析起点更多地推向上游。这里有一个错误的概念,在传统的“自下而上”方法中,直到经过详细的PCB布局后才能进行有意义的分析。然而在实际硬件设计环境中并非如此。

当设计工程师完成layout后,通常有一两天的时间,来自各个学科的工程师(机械、热、信号完整性、电源完整性、EMI)可进行最终检查,为最后的layout提供一些改进意见。但是,通常要承受来自项目经理的巨大压力,要在规定的时间段内将Gerbers交给PCB制造商,而组装厂将按序订购元件并接收这些裸板进行装配和测试,软件工程师将会等待硬件进入实验室,以便他们可以测试最新的软件版本。换句话说,在PCB layout初步完成时,供应链依赖性的多米诺骨牌效应将被完全捕获于项目经理的甘特图中,而在这一点上执行详细SI分析的可用时间将很短。通常更可能的是,“运行分析,直到时间耗尽,然后发货”,而不是“运行分析,直到您满意,接口工作正常,然后发货”。

为了在该PCB设计流程的压缩后端完成关键节点的签收,准备工作至关重要。一个策略是“自上而下”,提前于后期,建立一个早期版本的串行链路接口仿真测试台。当您初步了解用于发送和接收信号的SerDes和协议(例如PCI Express Gen 4)时,可以在早期BOM阶段开始从上游进行详细的原理图设计,这是解决系统分区、多少个PCB将用于构建信号路径、以及将用到什么样的连接器的一般方法。系统中所有模块的具体详细模型在这个早期阶段并不重要,最初可以使用 “现有模型占位” ,但是在了解更多详细信息的情况下,它们将被替换(合规工具包是一个您搭建早期测试平台所需前期模型的丰富来源,将在后续部分中介绍。)简而言之,如果您可以在餐巾纸上绘制接口,那么您应该就能够早日整合仿真测试平台。这种自上而下的方法有很多好处:

  • 可使您可视化整个系统和将被遍历的信号路径。
  • 可以帮助您确定完成所有芯片间信号路径连接所需的所有模型,以备用。
  • 提前运行一些步骤,使您可以提前搭建仿真测试平台,从而整个过程中的后续工作主要是更新拓扑中的模型、更详细地重新运行仿真。当时间紧张时,这个过程的后期可以节省大量的时间。

一般设计方法

随着串行链路拓扑的初始原型拓扑,并且各个模块至少存在现有初始模型,您应该拥有一个测试平台,用来仿真,并以目标数据速率传递流量进行分析。现在,在您的设计过程中,将逐渐开始使用更具体、更真实的模型替代初始模型。这些模型通常有以下几类:

  • SerDes发射器和接收器的IBIS-AMI模型
  • 分立器件的Spice模型(例如AC去耦电容)
  • 封装
  • PCB走线
  • PCB过孔
  • 连接器

第一步是在拓扑中各模块所需的模型以及在库中的现有模型之间进行差距分析。用现有模型增强测试平台,并验证仿真结果。接下来,列出缺少的模型,联系模型供应商(可以是内部的或者外部的),并提出模型需求。记录联系人、联系日期和模型的状态。当您得到它们后,就可相应地增强您的测试平台了。

假设我们正在致力于PCI Express Gen 4串行链路的研发,数据的传输速率为16Gbps。再假设我们能够获得供应商提供的AC耦合电容、封装和连接器的模型,以及来自SerDes接收端的IBIS-AMI模型。接下来还需要PCB的走线和过孔模型,以及发射端的IBIS-AMI模型。假设供应商暂时无法提供这些数据,那就让我们先来解决PCB架构的问题吧。

PCB互连的预布局建模

PCB走线的建模可以从获取层叠结构开始,包括串联链路差分对的材料、电介质和导体厚度、阻抗、线宽以及间距。接下来,需要确定串行链路(通常与接地层相邻)的主要布线层,以便您可以生成适用的微带线或带状线模型。有了这些信息,下一步就是估算互连的长度。从这个层面上来讲, “布局规划” 或PCB的粗略布局是很有用的。您可以通过平面布局工具输入基本的PCB轮廓、层叠结构,从封装库中提取部件,甚至可以定义一些简单的网络,所有这些都没有一个正式的设计、完整的原理图或网表。

布局规划时,不要忘记AC耦合电容。它们将被放置于电路板的顶层、在SerDes器件附近、还是与大部分其它分立元件一起位于电路板的背面?这种选择会导致不同的过孔配置,所以在这一点上需要仔细考虑。在整个系统设计中,表面贴装连接器也属于这一类。

从平面布局中,找到串行链路的曼哈顿长度作为初始的PCB长度。将这些信息输入到SI工具中,为PCB的主要布线生成一个W-element模型,并将其放入SI的仿真平台。

提取平面布局的曼哈顿长度进行布线前的走线建模

对仿真平台所需的其他走线模型也重复此过程,包括微带线的扇出走线、连接到AC耦合电容任一侧的走线等等。

使用PCB上的通用走线模型后,我们将开始关注过孔。过孔是板上几十或数千兆位串行链路的重要组成部分。它们通常代表整个信号路径中最大的“速度突变点”,优化这些过孔设计使其插损和回损最小,对高速率传输数据至关重要。在一些特殊情况下,可能通过仅有微带线的布线消除过孔,但通常不会这样做。高数据速率串行链路的过孔数量当然应该尽量减少,但通常无法被完全消除。

过孔不连续性“速度起伏”

钻孔直径、焊盘尺寸、反焊盘设计以及接地通孔都是设计中的关键因素。过孔的一个重要考虑因素是分支线长度,或者说是信号过孔的未使用部分,这可能引起信道中信号的反射。通过仔细选择布线层、利用盲孔或背钻等技术可以有效的控制分支线的长度。

通过结构参数进行优化

关键参数的自动扫描可以显著加快串行链路的过孔优化设计。一旦确定了所需的过孔结构,就需要确认并将其应用在PCB的布线当中。传递这些过孔设计参数的自动化机制是非常有效的,可以确保它们在物理布局中按照预期实现,成为“正确的设计”,并且使过孔对最终眼图的影响最小化。

IBIS-AMI建模

假设我们的PCIExpress Gen 4串行链路,使用初始的PCB走线和过孔模型,其余的缺失部分用于发射器的IBIS-AMI模型,“AMI”表示算法模型接口。正如其名,IBIS-AMI模型具有以传统IBIS (I/O 缓冲区信息规范) 格式定义的“电路”部分和以AMI格式定义的“算法”部分。两者都是完整模型所必需的。

该模型的电路或IBIS部分用于描述发射器的电压摆幅、输出阻抗、寄生效应和上升/下降时间特性。这些信息应该在您SerDes发送器的数据表中。假设数据表显示,以50ohm作为参考阻抗,摆幅为1V,单端50欧姆输出阻抗,0.5pF范围内的焊盘电容,以及20ps左右的单端上升/下降时间。采用一个标准的IBIS模型作为开始,是最直接的做法。


初步的IBIS模型

该算法(或模型的AMI部分)用于描述发射器的均衡行为。在PCI Express Gen 4的情况下,这由前向反馈均衡(FFE)或 “去加重”组成。FFE将包含多个“抽头”,表示产生去加重行为的main和boost驱动器,boost转换位(例如0到1的转换)和去加重稳定状态位(例如连续的多个1)。这些抽头的作用大小通常用系数来表示,表示与主抽头相比它们的比例系数。


含PCI Express预设的FFE和发射器波形

将上述信息作为输入,现在的IBIS-AMI仿真工具通常包括直接生成AMI模型的功能。同样,这些信息通常可以在SerDes发射器的数据表中找到。假如您感兴趣的发射器使用与PCIExpress规范中描述的类似的去加重设置,可以使用如前所述的自动化工具,利用上述的抽头系数快速直接地生成AMI模型。

启用约束驱动设计

通过构建预布局测试平台,填入相关模型,生成结果逼真的仿真结果,这时候正适合启用约束来驱动和控制串行链路的物理布局。这可能会导致测试平台需要一些改进和迭代,来添加更多的细节,这是可预期的。此时的方法是参数化测试平台的关键元素,扫描它们以量化其对整个接口性能的影响,并限制那些参数以确保我们的设计在完成时满足合规要求。在PCI Express Gen 4的情况下,核心要求是眼图高度至少为15mV,眼图宽度为0.3UI(对于16Gbps的数据速率而言约为19ps),目标误码率(BER)为1e-12。

那么扫描哪些类型的参数是有意义的?我们从SerDes器件开始,他们的电路模型中通常含有硅工艺/温度/电压(PVT)的快速和慢速Corner系数,所以这方面应该被覆盖。如果您是PCB的设计人员,可能不一定会修改或控制它们,但是它们的影响应该在扫描仿真中加以考虑,因为您的PCB需要在那些条件下工作。另外,如果您能够获得SerDes的封装模型,涵盖互连寄生效应的最小/最大范围,那么也应被包括进去。连接器和AC耦合电容模型也是如此。

PCB互连从发射器开始工作,一直到接收器。如今的器件具有精细的引脚间距,为了从这些器件顺利出线,通常需要缩小差分对的线宽和间距。因此这些变窄的几何结构一般会比电路板的主要部分产生更高的阻抗,因此会产生阻抗不连续性。扇出线应该走多长才不会出现问题?这也需要在链路的接收端考虑。

一旦输出到电路板的主要部分,就应扫描差分对的线宽和间距,以达到PCB预期的阻抗容差范围(通常+/- 10%)。而且,始终保持电路板上差分走线的间距不变可能是不切实际的。他们可能需要彼此分开,并短暂解耦以绕过障碍,甚至连接到AC耦合电容。这将改变差分对的特性阻抗。解耦线可以走多长?电容引脚的escape走线可以走多长?这对结果有严重影响吗?

在哪里放置电容?发射端附近?接收端附近?位置有影响吗?扫描位置信息可以量化这些影响。差分对正负引脚之间可以走多长的线?布线长度是否需要在layout中匹配到+/- 1 mil范围内?还是可以允许10或20mils的容差?请记住,弄清楚什么是无关紧要的与弄清楚什么是紧要的同样重要。

串扰可能会对串行链路接口产生很大的影响。如果电路板上有足够的空间,则可以方便地将约束用于差分对周围,以产生足够的间距,来解决串扰问题。但是许多设计太密集以至于这种方法无法适用,这意味着其他信号到差分串行链路的间隔和耦合长度也需要考虑并扫描。

链路的总长度也是一个基本要素。SerDes器件的均衡设计是为了抵制有损互连,但是它们能够做到的效果是有限的。需要确定的一个很重要的参数是:整个布线达到多长时仍然可以生成符合规范的结果。

以下这些因素可能并不是需要考虑的约束的全部列表,但提供了一个好的开始:

  • 扇出布线宽度、间距、长度
  • 主要布线层分配
  • 额定的差分线宽度和间距
  • 阻抗容差
  • 最大非耦合长度
  • 最大过孔数
  • 差分相位容差
  • AC耦合电容到发射端或接收端的最大长度
  • 整个串行链路布线的最大长度
  • 与其他信号的最小间距和最大耦合长度(平行状态)
  • 过孔结构定义

将这些参数加入预布局测试平台中,可以扫描这些参数,并对其影响进行量化。这项工作所交付的是一套现实的、可执行的、量化的约束,可以导入到物理布局过程,并由layout设计人员使用自动设计规则和电气规则检查(DRC/ERC)来控制关键串行链路接口的布局和布线。

Layout设计人员通常要求放松或修改初始的布线规则。这是很平常的,因为有时候一些细微的修改可以使设计更加整洁和高效。而在预布局的测试平台中,应该可以很直接地调整一些参数,重新扫描,并评估所需的改变是否会大大影响Margin。这个“协商” 过程可能会经历几个迭代循环,才能产生更好的成品。从SI的角度来看,最终目标仍然是通过布线设计来完成最后的验证和合规性检查,并产生可接受的Margin。


将约束加入layout以启用约束驱动设计

高效的互连提取

一旦物理layout完成(或者至少串行链路差分对的布线完成),就可以进行布局后验证。需要决定使用多大的带宽进行模型提取。为了评估这一点,需要考虑通过链路传递的信号。 PCI Express Gen 4的规格是指上升时间约为22ps,测量值为10%至90%。将上升时间与信号带宽相关联的经典表达式是:

BW (GHz) =350 / Trise (ps)

对于PCI Express Gen 4来说,我们首先考虑的是至少16 GHz的信号带宽,并且如果考虑均衡因素可能会更高。大多数工程师会坚持数倍于数据速率的最小带宽,这样就处于30至50 GHz的范围内。因此,为了精确,需要全波3D电磁场求解器,特别是针对复杂的非平面结构(如耦合过孔)。所以最初的倾向是为这些类型的串行链路部署全波三维提取技术。

问题在于计算的时间。正如前面所讨论的那样,在设计过程中,详细的互连提取的关键在布线后。而设计周期的最后通常是最具时间挑战性的,因为需要长时间的计算。尽管从精确的角度来看复杂过孔结构需要3D全波方法,但是对于长而均匀的传输线,如PCB中的走线,就计算得太慢了。对于这些结构来说,快速2D方法运行效果还可以,所以在提取引擎方面存在一个基本冲突。

最有效的技术是将两种方法结合起来,为您提供“全方位的需求”,同时将更快、更简单的方法部署到长而均匀的传输线结构中。这通常被称为“切割和缝合”方法,其中根据所发现的特定互连结构,将要提取的整个互连结构分解成不同的区域。具有3D结构的区域,如过孔,被标记为全波引擎解决方案,而具有长而均匀传输线的区域用2D技术解决。


将互连分成多个区域进行切割和缝合

最终的结果组合成一个最终的S参数,就像整个网络都是由全波引擎提取的。这种技术的优点是提供了全波精度,同时,提供的解决方案时间比单用3D全波求解器提取整个网络的时间要快一个数量级(或更多)。

此时,可以将详细的互连模型插回仿真测试平台进行布局后验证,取代预布局阶段开发的PCB走线和过孔模型。

使用IBIS-AMI模型进行仿真

此时,SerDes元器件供应商应该已经提供了所需的IBIS-AMI模型,如果这些模型可用,那么替换仿真测试平台中的对应模型。现在,我们重点关注后仿真的验证工作。在仿真测试平台中替换为你自己的模型,尽管这时看起来你好像就马上可以进行仿真工作了,但是对于IBIS-AMI模型仍然有许多工作需要做。

如前所述,算法部分或者IBIS-AMI模型的“AMI”部分为SerDes的均衡功能。在双沿数据速率的工作情况下,SerDes均衡技术总是采用实时适应的方法。为了模拟这种行为,AMI模型通常会有多个设置供用户选择,以便可以手动调整均衡以获得特定通道的最好驱动。为了找到最佳的设置组合,通常把它当做 “读者的练习”,即SI工程师最好通过扫描多个组合以找出最佳值。

更高级的AMI模型会将部分或全部自适应纳入通道仿真中,从而更精确模拟实际硬件的行为。但即使使用这些类型的自适应模型,仍然经常需要检查和优化设置。例如,接收器的AMI模型包含连续时间线性均衡器(CTLE)、自动增益控制器(AGC,有时称为可变增益放大器或VGA)和判决反馈均衡器(DFE)。


接收器均衡

在这个特定的模型中,每个子模块(CTLE,AGC和DFE)动态调整其设置,因此您可能不需要手动干预。使用默认设置运行时,可观察到以下内容。


初始通道仿真结果

虽然眼睛睁开了,但CTLE、AGC和DFE系数的图表显示它们在仿真过程中并不真正收敛,并且持续反弹。初始设置使AGC模块比CTLE模块的适应速度快两倍。加快AGC适应到4倍的CTLE适应速度,可产生这些结果。

利用AGC更快的适应性,您可以看到所有三个模块(CTLE,AGC,DFE)的系数都已开始收敛。但收敛发生在约150,000位后。因此,将接收器AMI模型中的 “Ignore_Bits” 从40,000增加到150,000,这样会从结果中删除初始部分的仿真结果,这样分析工具将评估收敛后的结果,就像在真实硬件中发生的那样。这样产生了如下结果。


融合接收器均衡设置

参数,1e-12对应的BER的眼高从40mV增加到85mV,提高了100%以上。


带有收敛接收器均衡设置的结果

这说明了一些使用高级AMI模型进行仿真的细微之处。用户仍然需要仔细阅读模型提供商的文档,了解可用的可调设置,并相应地运用它们。

反向信道训练

均衡器自适应的另一项能力是反馈训练。许多高速串行协议规定SerDes接收器可以评估发射器送出的training patterns的信号质量,以此来决定发射器均衡的大小,然后将这个要求反馈给发射器,然后评估下一个training pattern。这个过程会重复多次,直到接收器对发射器的设置满意,那么这个满意的设置就会被实际传输出去。


反向信道训练

尽管目前的IBIS标准还不支持反馈训练功能,但是已经有一个相关的改进提议BIRD147,在下一版本的IBIS规范中将加入该功能。

如下PCI Express Gen 4示例,使用或不使用反馈训练:


初始信道仿真结果

初始结果(红色)显示的是未启用反馈。在这种情况下,发射机的AMI模型根据信道特性自行优化其FFE抽头系数,而接收机AMI模型的适应则在整个信道仿真过程中实时完成。第二个结果(绿色)显示的是启用反馈训练,并且清晰地生成一个睁得更大的眼图。值得注意的是,如果您查看两种情况下使用的FFE抽头系数之间的差异,您将看到FFE系数在启用反馈的情况下已被调低。如下显示了前导抽头系数如何在反馈训练中做自适应:


前导抽头系数在反馈训练中的自适应

在这里您可以看到,前导抽头系数从绝对值约为0。16开始,然后在反馈训练过程中,根据接收机的判断,将其降低到0。14的范围。这使得接收机更先进的均衡功能可以完成更多的“繁重工作”,并最终产生更好的整体效果。这显示了在通道仿真过程中使用反馈功能,以及产生能够精确模拟SerDes器件的行为的AMI模型的重要性。

自动合规性检查

有了详细的布局后互连以及IBIS-AMI模型的正确执行,您可以关注特定的、感兴趣的接口(本例中为PCI Express Gen 4)的合规性检查。

每个接口都有自己的特定标准。在这种情况下,PCI Express确定了许多眼图相关的时域标准、无源互连通道的频域标准以及满足特定抖动容限范围的能力。

单独评估这些标准可能会非常耗时,特别是,如果需要多次运行来扫描设计范围和多个通道模型的情形。用于通用串行链路标准的自动合规工具包通常会提供一些仿真工具,可帮助大幅加快合规性检查速度并缩短签收时间。


表1:PCI Express合规性检查

自动扫描关键参数,并标记合规性故障,可以更好地覆盖您的串行链路设计,并可帮助检查您所关心的其他领域。


PCI Express合规性检查结果

使用合规性工具包的另一个主要好处是能够在预布局阶段使用相关的模板。正如前面所讨论的那样,为可行性权衡建立早期测试平台至关重要。但是在这个阶段通常缺乏一些必要模块的真实模型,有时需要使用“占位符”模型。随自动合规套件提供的模板通常会预先填充实际的拓扑和模型,包括发射器和接收器的SerDes IBIS-AMI模型的规范级模型,并根据该特定标准的规范中描述的参考参数进行构建。这些模板以及与它们相关的模型为您的布局前测试平台开发提供了一个很好的起点,有助于最大限度地减少启动和运行所需的时间,避免设计返工。

总结

两位数的千兆数据速率的串行链路接口有其独特的设计挑战。从预设计阶段开始,自上而下的分析方法可减轻相关风险、并可避免高代价、费时间的重新设计。这项工作的成果是为了确定约束驱动物理布局所需的布线规则。需要特别注意过孔结构来控制插入损耗和回波损耗;将已知良好的过孔结构导入布局的方法至关重要。需要IBIS-AMI模型来表示在这些数据速率下看到的自适应均衡和反向信道功能,并且可以根据需求快速构建规范。 “切割和缝合”(“Cut& stitch”)技术可以运用在需要提取布线后互连提取,在获得全波仿真精度的同时,避免端到端全波3D提取的计算损失。自动合规工具包可促进串行链路设计的成功签收,同时为预布局分析阶段提供有价值的起点。

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本节中,着重讲解了两个问题:电源完整性的本质,以及电源完整性和信号完整性之间的关系。尤其强调电源完整性指的是当信号处于上升沿和下降沿部分时,电源系统所发生的问题,而不是业界普遍认为的电源系统的纹波。这一错误认识,导致很多高速系统设计不得要领,走了弯路。在本节中,结合讲师自身多年的项目经验,创造性地总结了电源完整性设计的方法精髓,使读者能够直接抓住设计本质,提高设计针对性和有效性。除此之外,为使读者能够贯通理解电子产品的理念,本节还从芯片设计和系统可靠性两个角度扩充讲解电源完整性的概念,使读者重复理解电源完整性设计的必要性和局限性。

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第七讲 DDR4技术规范详解

本节针对目前主流的DDR4技术,采用和DDR3系统对比的方式,对DDR4的新增功能、关键技术和一些新方法,以及系统设计问题进行全面讲解。在充分理解和掌握DDR4的技术细节和特点后,说明问题分析思路和仿真方法。尤其是对DDR4系统启动时的初始化和校准流程的讲解,有助于读者对DDR4系统的全面掌握和理解。在目前已经实施的DDR4系统中,所出现的问题90%都和这部分内容相关。

第八讲 高速Serdes链路设计与分析第一部分

第八讲高速系统设计(第一部分),侧重于实际应用,除了讲述高速Serdes的基本原理之外,对前面几节中所讲述过的高速信号设计技术都将在这一部分进行深化讨论和理解,从理解高速信号传输的原理和本质触发,以最终的PCB设计落实为主要目的,逐一讲解和展示xGHz的高速PCB电路设计技术细节。通过这一节的学习,使读者充分理解高速信号的理论知识和实际电路设计相结合的应用技巧,知行合一,融汇贯通,为更高级的设计挑战打下坚实的基础。

第九讲 高速Serdes链路设计与分析第二部分

在本节中,第八讲高速系统设计(第二部分),侧重于xGHz信号的仿真分析。由于信号的高速率,xGHz的信号仿真分析和传统信号的仿真分析方法有很多不同,在信号的激励方式、观察角度、信号质量的评判标准,分析流程上都有所不同。通过本节的学习,读者可以了解到这些不同,以及如何做xGHz的信号仿真分析,更重要的是,这些技术都还在不断地发展完善中,因此这部分学习并不是终结,而是更好地学习和掌握更高级技术的基础。

讲师介绍

邵鹏,毕业于北京大学计算机系。历任IBM、Intel中国研究院系统架构师,研究员。从事高性能服务器基础架构研究,并负责从芯片到板级、系统全流程高速链路设计与仿真工作。

 

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